Explicații despre ambalarea CoWoS: CoWoS-S vs. CoWoS-R vs. CoWoS-L, HBM, Fabricare și cipuri AI
2026-08-03 1423

CoWoS, sau Chip-on-Wafer-on-Substrate, conectează die-urile logice, chiplet-urile și memoria de mare lățime de bandă într-un singur ambalaj mare. Oferă conexiuni scurte și dense care susțin transferuri rapide de date între procesare și memorie. CoWoS-S utilizează un interposer silicon mare pentru rutare densă pe o suprafață largă. CoWoS-R înlocuiește întregul interposer silicon cu RDL multi-strat, în timp ce CoWoS-L combină rutarea RDL cu interconexiuni silicon mici doar în locurile unde sunt necesare conexiuni foarte fine. Fiecare versiune oferă un echilibru diferit între densitatea rutării, dimensiunea ambalajului, utilizarea siliciului, costul și complexitatea fabricării.

Catalog

Ce este ambalarea CoWoS și cum funcționează?

CoWoS, sau Chip-on-Wafer-on-Substrate, este o tehnologie de ambalare avansată care plasează unul sau mai multe die-uri logice și stive de memorie de mare lățime de bandă (HBM) aproape unele de altele în cadrul aceluiași ambalaj. Este utilizată pe scară largă pentru acceleratoare AI, procesoare de calcul de înaltă performanță, cipuri de rețea și alte sisteme care necesită o lățime de bandă mare a memoriei și o comunicare rapidă între die-uri.

În loc să trimită semnale între ambalaje separate prin urme lungi de PCB, CoWoS utilizează un interposer silicon, un interposer de strat de redistribuție sau o interconexiune silicon local pentru a crea conexiuni electrice dense între die-ul logic și HBM. Aceste conexiuni mai scurte susțin interfețe de memorie mai largi, latență de comunicare mai mică și un consum de energie mai scăzut al interconexiunii.

Structura de interconexiune se conectează în jos la substratul ambalajului. Substratul distribuie puterea și pământul, transportă semnalele externe de intrare și ieșire și conectează întreaga asamblare CoWoS la PCB-ul sistemului.

Calea principală de date de la procesor la memorie este:

HBM ↔ interposer, RDL sau LSI ↔ die logic

Conexiunea ambalaj-sistem urmează o cale separată:

Die logic și structura de interconexiune → substratul ambalajului → PCB

Cum sunt conectate die-urile logice, HBM și substratul ambalajului

Die-ul logic realizează munca principală de calcul, în timp ce stivele HBM oferă memorie de capacitate mare prin mii de conexiuni de semnal apropiate. În funcție de arhitectura CoWoS, comunicarea între ele este rutată printr-un interposer silicon complet, un interposer RDL mare sau interconexiuni silicon locale plasate doar acolo unde este necesară rutarea foarte densă.

Substratul ambalajului conectează ambalajul CoWoS la PCB și transportă puterea, pământul, semnalele de control și I/O externe.

Ambalaj Element	Funcția principală	Utilizarea principală CoWoS
Die logic	Efectuează procesarea AI, HPC, rețea sau procesarea generală a calculului	Toate arhitecturile CoWoS
Stiva HBM	Oferă memorie de mare capacitate și mare lățime de bandă aproape de procesor	Pachete AI și HPC
Interconector din siliciu	Oferă rutare densă pe o zonă activă extinsă	În principal CoWoS-S
Interconector RDL	Oferă rutare a semnalelor și puterii pe o zonă mai mare fără un interconector din siliciu complet	CoWoS-R și CoWoS-L
Interconect local din siliciu	Oferă rutare la nivel de siliciu la interfețe dense selectate	CoWoS-L
Substrat de pachet	Conectează ansamblul CoWoS la alimentarea sistemului, masă, I/O și PCB	Toate arhitecturile CoWoS

De ce este utilizat CoWoS pentru AI, HPC și HBM?

Figura 2. Procesor AI cu mai multe stive HBM

Acceleratoarele AI și procesoarele HPC trebuie să mute cantități mari de date între nuclee de calcul și memorie. HBM oferă această lățime de bandă printr-o interfață foarte largă, dar necesită mii de conexiuni foarte apropiate. CoWoS plasează stivele HBM lângă nucleul logic și utilizează rutare la nivel de pachet dens pentru a menține aceste conexiuni scurte.

Această aranjare ajută la reducerea întârzierii semnalului, pierderii de putere datorită interconectării și dificultății de rutare care ar apărea dacă procesorul și memoria ar fi plasate în pachete separate. De asemenea, permite mai multor stive HBM să funcționeze în paralel, oferind procesorului o lățime de bandă a memoriei mult mai mare decât conexiunile externe de memorie convenționale.

CoWoS este de asemenea util atunci când un design include nuclee logice mari, multiple chiplete sau câteva stive HBM. Un pachet convențional poate să nu ofere suficientă densitate de rutare sau suprafață utilizabilă a pachetului pentru aceste componente. CoWoS creează o platformă de integrare mai mare, menținând conexiuni fine între nuclee.

În sistemele practice, CoWoS este ales atunci când un procesor necesită o lățime de bandă a memoriei foarte mare, mai multe stive HBM aproape de nucleul de calcul, conexiuni scurte și wide die-to-die, suport pentru die mari sau mai multe chiplete și o putere de interconectare mai mică decât rutarea între pachete.

Principalul beneficiu nu este pur și simplu plasarea mai multor cipuri într-un singur pachet. CoWoS oferă structura de interconect densă necesară pentru a menține procesoarele AI și HPC alimentate continuu cu date.

CoWoS-S vs. CoWoS-R vs. CoWoS-L

Figura 3. CoWoS-S vs CoWoS-R vs CoWoS-L

CoWoS-S, CoWoS-R și CoWoS-L folosesc structuri diferite de interconectare pentru a conecta nuclee logice, stive HBM și substratul de pachet. Principalul diferențier este cât de mult siliciu este folosit și unde este plasată cea mai mare densitate de rutare.

Factor de comparație	CoWoS-S	CoWoS-R	CoWoS-L
Principala structură de interconectare	Interconector din siliciu mare	Interconector RDL multilayer	Interconector RDL cu punți de siliciu localizate
Densitate de rutare	Foarte mare pe o zonă activă extinsă	Mai mic decât siliciul, dar potrivit pentru rutare mai largă la nivel de pachet	Foarte mare la interfețele selectate
Utilizarea siliciului	Folosește o suprafață mare de siliciu sub die-urile active	Nu necesită un interconector din siliciu complet	Folosește siliciu doar acolo unde este necesară rutarea fine-pitch
Utilizarea TSV	TSV-urile oferă conexiuni verticale prin interconectorul din siliciu	Nu se bazează pe un interconector bazat pe TSV mare	Folosește rutare RDL cu structuri de interconectare din siliciu localizate
Scalarea pachetului	Limitată de complexitatea de fabricație a interconectorului mare, dimensiune și randament	Suportă zone de pachet mai mari bazate pe RDL	Suportă pachete mari în timp ce menține interfețe locale dense
Comportamentul mecanic	Structură de siliciu mai rigidă, necesitând control atent al stresului și al deformatelor	Structură RDL din polymer mai conformabilă	Combină conformabilitatea RDL cu regiunile de siliciu localizate
Principalul avantaj	Oferă o densitate de rutare la nivel de siliciu foarte largă	Oferă rutare pe suprafețe mari cu mai puțin siliciu	Echilibrează dimensiunea mare a pachetului cu o densitate de rutare locală mare
Principala limitare	Costuri mai mari, suprafață de siliciu, complexitate de fabricație și risc de randament	Densitate de rutare mai mică decât interconectoarele din siliciu	Integrare mai complexă a RDL și a interconectărilor din siliciu locale
Cel mai bun potrivire	Rutare densă de la logică la HBM pe o zonă largă a pachetului	Pachete mari unde densitatea de rutare RDL este suficientă	Pachete mari de AI și HPC care necesită rutare densă doar la interfețele selectate

CoWoS-S

CoWoS-S folosește un interposer de siliciu sub cipurile logice și stivele HBM. Straturi fine de metal în interposer oferă conexiuni orizontale între cipuri.

TSV-urile trec vertical prin interposerul de siliciu și conectează rutarea de pe partea superioară la bump-urile de dedesubt. Aceste căi verticale transportă energie, masă și semnale externe către substratul pachetului.

Deoarece interposerul este realizat din siliciu, acesta poate susține conexiuni mai fine decât o structură RDL bazată pe polimeri. Provocarea principală este că un interposer mare necesită o suprafață mai mare de siliciu și expune o suprafață mai mare la defectele de fabricație. Dimensiunea interposerului poate afecta, așadar, costul, randamentul și deformarea pachetului.

CoWoS-R

CoWoS-R înlocuiește interposerul complet din siliciu cu o structură RDL multilayer. Urmele de cupru sunt modelate între straturile dielectrice din polimer pentru a transporta semnale, energie și masă în întreg pachetul.

Rutarea RDL nu necesită TSV-uri printr-o placă mare de siliciu. Conexiunile verticale sunt formate prin găuri între straturile RDL și prin conexiuni bump la cipuri și substratul pachetului.

Această structură permite extinderea zonei de interconectare fără a fabrica un interposer de siliciu foarte mare. Cu toate acestea, lățimea liniilor RDL, distanțarea și dimensiunile găurilor sunt de obicei mai mari decât cele disponibile în siliciu, astfel că nu poate oferi aceeași densitate de rutare la cele mai solicitante interfețe.

CoWoS-L

CoWoS-L combină rutarea RDL largă cu Interconectele Siliciu Locale, sau LSI-uri. Straturile RDL gestionază conexiuni pe întreaga suprafață mai mare a pachetului, în timp ce regiuni mici de siliciu sunt plasate aproape de interfețele care necesită cablare mai fină.

Un LSI funcționează ca un pod de siliciu localizat mai degrabă decât ca un interposer complet. Acesta conectează cipurile vecine prin urme de metal scurte și cu pas fin. Acest lucru îl face util pentru interfețele dense logică-la-HBM sau cip-la-cip fără a plasa un strat mare de siliciu dedesubtul ansamblului complet.

Structurile RDL și LSI trebuie să fie aliniate și conectate cu precizie în timpul fabricației. Aceasta creează pași de integrare suplimentari comparativ cu utilizarea doar a unui interposer de siliciu sau doar RDL.

Selecția depinde de numărul de HBM, plasarea cipurilor, pasul interfeței, zona pachetului, livrarea energiei, răcirea, deformarea, costul și randamentul fabricației.

CoWoS-S este potrivit pentru designurile care necesită rutare densă de siliciu pe o suprafață mare. CoWoS-R este mai potrivit atunci când un pachet mare poate funcționa cu densitatea de rutare la nivel RDL. CoWoS-L este utilizat atunci când majoritatea pachetului se poate baza pe RDL, dar interfețele selectate necesită în continuare conexiuni de siliciu mai fine.

Cum este fabricat pachetul CoWoS

Figura 4. Procesul de fabricație CoWoS

Procesul de fabricație CoWoS implică construirea interconectului pachetului, selectarea cipurilor cunoscute ca fiind bune, plasarea și lipirea cipurilor logice și HBM, completarea conexiunilor mecanice și electrice și testarea pachetului finalizat. Detaliile exacte ale fabricării variază în funcție de arhitectura CoWoS, dar secvența generală de asamblare este similară.

Stadiul de fabricație	Ce se întâmplă
Fabricarea interconectului	Interposerul de siliciu, structura RDL sau structura RDL și LSI este fabricată cu rutarea necesară de semnale, energie și masă. Conexiunile verticale și structurile încorporate sunt de asemenea formate acolo unde sunt necesare de designul pachetului.
Testarea cipurilor cunoscute ca fiind bune	Cipurile logice, stivele HBM și chiplet-urile sunt testate electric înainte de asamblare. Screeningul componentelor defecte înainte de lipire este important deoarece un component defectuos poate reduce randamentul pachetului multi-cip complet.
Plasarea cipului	Cipurile logice, stivele HBM și alte chiplet-uri sunt poziționate cu o mare precizie de aliniere peste zonele lor de conexiune intenționate. Plasarea devine mai solicitantă pe măsură ce pasul bump-ului scade și numărul de cipuri crește.
Lipirea cipului	Cipurile sunt lipite la structura de interconectare pregătită prin micro-bump-uri sau alte conexiuni cu pas fin. Calitatea lipirii, alinierea, rezistența de contact și integritatea îmbinărilor trebuie controlate cu atenție.
Substrat și modelare	Substratul este aplicat în jurul îmbinărilor cu pas fin pentru a susține conexiunile și a reduce stresul mecanic. Materialele de modelare pot fi de asemenea utilizate în funcție de structura pachetului pentru a proteja și integra ansamblul.
Atașarea substratului	Ansamblul complet de cipuri și interconectări este conectat la substratul pachetului, de obicei prin conexiuni bump mai mari, cum ar fi bump-urile C4. Substratul transportă energie, masă și I/O externe către PCB-ul sistemului.
Finisarea mecanică și termică	Rigidizările, capacele, distribuitoarele de căldură, materialele interfeței termice și alte componente structurale sunt adăugate după cum este necesar. Deformarea, stresul mecanic și contactul termic trebuie controlate pe întreaga suprafață a pachetului.
Testarea finală electrică	Pachetul finalizat este testat pentru funcționarea logică, comunicația HBM, continuitatea interconectării, livrarea de energie, I/O extern și alte funcții electrice.
Testarea fiabilității	Pachetele pot trece prin cicluri termice, testarea temperaturii, evaluarea stresului mecanic și alte proceduri de calificare pentru a verifica îmbinările de lipire, interconectările, deformarea și fiabilitatea pe termen lung.

Secvența principală de fabricație este:

Fabricarea interconectărilor → testarea die-urilor cunoscute → plasarea die-urilor → lipirea die-urilor → umplere sau formare → atașarea substratului → finisare mecanică și termică → testare finală.

Beneficiile și provocările tehnice CoWoS

CoWoS oferă o densitate mare de interconectare între die-urile logice, HBM și chiplets. Conexiunile sale scurte și cu pas fin susțin căi de date largi și o lățime de bandă mare a memoriei. De asemenea, permite combinarea die-urilor de calcul, memorie și I/O fabricate cu tehnologiile de proces diferite într-un singur pachet.

Principala compensație este complexitatea mai mare a asamblării. Pe măsură ce dimensiunea pachetului, numărul de die-uri și numărul de HBM cresc, costul de fabricație, riscul de randament și dificultatea producției cresc de asemenea.

Performanța termică este evaluată prin temperatura joncțiunii, punctele fierbinți, rezistența termică și distribuția temperaturii pe die-urile logice și HBM. Încălzirea inegală poate crește, de asemenea, deformarea pachetului, deoarece siliciu, cupru, compuși de formare și materiale de substrat se extind în rate diferite.

Integritatea energiei este evaluată prin impedanța PDN, căderea IR, scăderea de tensiune, supracorrenta și zgomotul de alimentare. Rezistența și inductanța din bump-uri, fire, RDL-uri, cablajul interposerului și conexiunile substratului pot afecta stabilitatea rail-ului. Decuplarea locală și condensatorii de adâncime încorporată, sau DTC-uri, pot oferi încărcătură aproape de die-ul logic și reduce impedanța livrării de energie în timpul schimbărilor rapide de curent.

Integritatea semnalului depinde de rezistența, capacitanța și inductanța TSV-urilor, a traseelor RDL, a micro-bump-urilor și a rutării pachetului. Este evaluată prin pierderea de inserție, pierderea de întoarcere, crosstalk, deschiderea ochiului, jitter și marginea de temporizare.

Fiabilitatea este evaluată prin cicluri termice, măsurarea deformării, stresul bump-ului, continuitatea interconectării și inspecția defectelor. Încălzirea și răcirea repetată pot provoca stres asupra micro-bump-urilor și articulațiilor C4, ducând la oboseala lipirii, crăpături sau delaminare.

Aplicațiile și exemplele de cipuri CoWoS

CoWoS este utilizat în principal în acceleratoare AI, procesoare HPC, ASIC-uri de rețea și dispozitive bazate pe chiplet care necesită HBM sau integrare densă a mai multor die-uri.

Exemple de cipuri și ASIC-uri care utilizează CoWoS

• NVIDIA Hopper: GPU-urile din centrele de date Hopper de la NVIDIA, inclusiv acceleratoarele de clasă H100, combină un GPU mare cu HBM pentru sarcini de lucru AI și HPC. În ianuarie 2025, CEO-ul NVIDIA, Jensen Huang, a confirmat că producția Hopper utilizează CoWoS-S.

NVIDIA Blackwell: Blackwell crește complexitatea pachetului prin utilizarea mai multor die-uri de calcul mari împreună cu HBM. Huang a declarat că NVIDIA va folosi în mare parte CoWoS-L pe măsură ce producția trece de la Hopper la Blackwell. Arhitectura folosește rutare RDL pe suprafețe mari împreună cu interconectări siliconice locale dense.

• AMD Instinct MI300: Familia MI300 de la AMD combină mai multe chiplete de calcul și I/O cu opt stive de HBM. Pachetul utilizează TSMC SoIC pentru stivuirea verticală a chipurilor împreună cu CoWoS pentru o integrare mai mare la nivel de pachet. Aceasta arată cum stivuirea 3D și ambalarea 2.5D pot fi combinate în același procesor.

• Broadcom 5 nm Data-Center ASIC: Broadcom a anunțat un ASIC de 5 nm de 625 mm² folosind tehnologia de interposer CoWoS de la TSMC cu HBM2E, SerDes de 112 Gbps și interfețe die-to-die de mare lățime de bandă. Platforma a fost dezvoltată pentru centre de date, AI, HPC și infrastructură 5G.

Aceste exemple arată că CoWoS este utilizat dincolo de GPU-urile AI. De asemenea, susține acceleratoarele HPC, ASIC-urile personalizate AI, dispozitivele de rețea și procesoarele bazate pe chiplet care necesită HBM și integrare densă la nivel de pachet.

CoWoS vs Alte tehnologii avansate de ambalare

CoWoS este una dintre mai multe tehnologii avansate de ambalare utilizate pentru a conecta die-urile logice, HBM și chiplets. CoWoS susține structuri silicon-interposer, RDL și structuri hibride RDL/silicon-local. Alte tehnologii de ambalare folosesc abordări diferite pentru a oferi conexiuni die-to-die de mare densitate.

CoWoS vs Intel EMIB

Intel EMIB folosește mici punți de siliciu încorporate în substratul pachetului în loc să se bazeze pe un interposer mare sub întreaga asamblare multi-die. Aceste punți oferă conexiuni cu pas fin doar la marginile die-urilor care necesită comunicare de mare lățime de bandă.

EMIB poate conecta interfețele logică-la-logică și logică-la-HBM, reducând în același timp cantitatea de siliciu utilizată pentru rutare la nivel de pachet. Intel oferă de asemenea EMIB-T, care adaugă TSV-uri la puntea încorporată pentru conexiuni suplimentare verticale de semnal și putere.

Principala diferență este acoperirea rutării. CoWoS poate oferi rutare de înaltă densitate pe o zonă mai mare a pachetului, în timp ce EMIB concentrează interconexiunile la nivel de siliciu la interfețele selectate ale die-urilor.

CoWoS vs TSMC InFO

TSMC InFO utilizează straturi de redistribuție de înaltă densitate într-o structură de pachet cu dispersie. InFO-oS plasează mai multe die-uri logice sau chipleturi pe o structură RDL și apoi conectează asamblarea la un substrat de pachet, permițând integrarea multi-die fără un interposer mare de siliciu convențional.

Comparativ cu CoWoS, InFO este utilizat într-o gamă mai largă de tipuri de pachet unde factorul de formă, densitatea de integrare și cost-performanța sunt importante. CoWoS este asociat mai puternic cu pachete mari AI și HPC care integrează logică de înaltă performanță cu mai multe stive HBM.

CoWoS vs Samsung Cube

Familia Cube a Samsung utilizează, de asemenea, combinații diferite de interposere de siliciu, RDL și structuri de siliciu încorporate.

•2.5D Cube-S plasează die-uri logice și HBM pe un interposer de siliciu. Samsung afirmă că platforma sa Cube-S calificată suportă un interposer de siliciu de 3,3× cu logică avansată și până la opt module HBM.

•2.3D Cube-E folosește un interposer RDL fără TSV împreună cu punți de siliciu încorporate. RDL se ocupă de rutarea mai largă a pachetului, în timp ce punțile de siliciu oferă conexiuni mai fine la interfețele selectate.

•2.3D Cube-R folosește un interposer bazat pe RDL fără un interposer complet de siliciu, permițând integrarea mare a multi-die-urilor prin rutarea stratului de redistribuție.

Principala similaritate între Cube și CoWoS este că ambele familii oferă mai multe moduri de a echilibra densitatea rutării la nivel de siliciu cu integrarea RDL pe o zonă mai mare, deși structurile lor de pachet și procesele de fabricație diferă.

CoWoS vs TSMC SoIC

SoIC este în principal o tehnologie de stivuire a chip-urilor 3D, în timp ce CoWoS oferă în principal integrare la nivel de pachet 2.5D. SoIC conectează die-uri vertical prin lipire foarte fină între die-uri, cu pasuri de legătură sub 10 µm în unele implementări.

Cele două tehnologii sunt, așadar, complementare și nu alternative directe în multe designuri. Die-urile logice pot fi întâi stivuite vertical folosind SoIC și apoi integrate într-un pachet CoWoS mai mare împreună cu HBM sau chipleturi suplimentare. TSMC include această combinație în cadrul platformei sale mai ample de integrare 3DFabric.

Per ansamblu, principala diferență între aceste tehnologii este locul unde este plasată cea mai mare densitate de interconexiune: pe un interposer mare, în punți de siliciu localizate, în interiorul RDL-ului cu dispersie, sau vertical între die-uri stivuite.

CoWoS Roadmap: Pachete mai mari, HBM4 și provocările scalării

Foarta de drum CoWoS include zone de interposer mai mari, mai multe die-uri de calcul, stive suplimentare HBM și noi tehnologii de livrare a energiei. Cu toate acestea, anunțurile privind foaia de parcurs trebuie separate de tehnologiile care sunt calificate sau deja în producție de volum. Dimensiunea pachetului, numărul de HBM și programul de producție ar trebui verificate în raport cu ultimele materiale TSMC înainte de publicare.

Element de foaie de parcurs	Stare publică începând cu august 2026
3.5-reticul CoWoS-L	În producție de volum din 2024
5.5-reticul CoWoS	TSMC a afirmat în aprilie 2026 că produce această dimensiune. Materialele anuale anterioare au descris calificarea și creșterea producției pentru 5.5-reticul CoWoS-L în timpul anului 2026
9.5-reticul CoWoS	Plan anunțat pentru producția de volum în 2027, cu 12 sau mai multe stive HBM
14-reticul CoWoS	Țintă anunțată pentru foaia de parcurs pentru 2028, descrisă ca integrarea a aproximativ 10 die-uri mari de calcul și 20 de stive HBM
Dincolo de 14 reticule	Țintă de expansiune pe termen lung pentru 2029

Zone mai mari ale pachetului CoWoS

TSMC declară că 3.5-reticul CoWoS-L este în producție de volum din 2024. În aprilie 2026, compania a afirmat că produce CoWoS de dimensiune 5.5-reticul și planifică versiuni mai mari. Raportul anual anterior al TSMC din 2025 descria CoWoS-L de 5.5-reticul ca finalizând calificarea în 2026, în timp ce o altă secțiune afirma că certificarea a fost finalizată și producția de volum va începe în timpul anului 2026. Aceste afirmații pot face referire la diferite etape de platformă, calificare sau produs pentru clienți, așa că formularea lor originală ar trebui păstrată în loc să fie interpretată ca o pregătire universală.

TSMC a anunțat în 2025 că intenționează să aducă CoWoS cu 9.5 reticulă în producție de masă în 2027, cu capacitate pentru 12 sau mai multe stive HBM. Materialele simpozionului din aprilie 2026 au adăugat un obiectiv de foaie de parcurs cu 14 reticule, descris ca integrând aproximativ 10 cipuri de calcul mari și 20 de stive HBM, cu producția planificată pentru 2028 și extinderea dincolo de 14 reticule discutată pentru 2029. Configurațiile cu 9.5 reticulă și 14 reticule rămân planuri anunțate sau obiective de foaie de parcurs, nu producție confirmată actuală.

HBM4 și Cipuri de Bază Logice

HBM4 schimbă mai mult decât stiva de memorie în sine. Cipul său de bază logic poate gestiona funcții de interfață, control și semnal, făcând tehnologia de memorie, procesul cipului de bază, rutarea interposerului și cipul de calcul mai strâns conectate.

TSMC a identificat public soluții de cip de bază logic N12 și N3 pentru HBM4. Într-o discuție tehnică ulterioară, a descris N12 pentru proiectele HBM4 și N3P pentru proiectele personalizate HBM4E. Aceste declarații arată suportul tehnologic intenționat de TSMC, dar nu confirmă faptul că fiecare combinație HBM4 și CoWoS a finalizat calificarea clientului sau a intrat în producție.

Livrarea de Putere și Limitele de Răcire

Creșterea ariei pachetului permite integrarea mai multor logici și memorii, dar crește de asemenea cererea de curent, sarcina tranzitorie, densitatea căldurii și dificultatea distribuției de putere. TSMC a identificat livrarea de putere și disiparea termică ca limite majore pentru continuarea scalării AI.

Compania a prezentat condensatori adânci încorporati, condensatori MIM de înaltă densitate și regulatoare de tensiune integrate ca metode de îmbunătățire a livrării de sarcină locale și de reducere a impedanței distribuției de putere. TSMC a publicat de asemenea cercetări CoWoS folosind materiale de interfață termică îmbunătățite și demonstrații de răcire prin lichid pentru pachete cu putere de proiectare termică de până la 2 kW. Acestea sunt tehnologii și demonstrații publicate, nu specificații garantate pentru fiecare pachet comercial CoWoS.

Randamentul, Substratul și Constrângerile de Furnizare HBM

Un pachet CoWoS mai mare necesită ca cipurile logice, stivele HBM, structura interposerului sau RDL, interconexiunile locale de siliciu, substratul pachetului, bump-urile, umplutura și procesele de asamblare să îndeplinească cerințele de randament și fiabilitate împreună. Creșterea ariei pachetului crește de asemenea numărul de interfețe și pașii de fabricație care trebuie controlați.

În apelul său de câștiguri din iulie 2026, TSMC a spus că capacitatea de backend rămâne în mod de penurie. De asemenea, a discutat despre colaborarea cu furnizorii de substraturi, în timp ce dezvoltă abordări alternative de ambalare. Acest lucru arată că scalarea producției depinde de întreaga lanț de aprovizionare, mai degrabă decât de capacitatea de asamblare CoWoS singură.

Furnizarea de HBM și calificarea produselor poate crea constrângeri suplimentare deoarece fiecare design de accelerator necesită stive de memorie compatibile, cipuri de bază logice, rutare, livrare de putere și limite termice. Un obiectiv public de număr HBM descrie, așadar, integrarea pachetului potențial, nu disponibilitatea garantată a produsului.

Progresul foii de parcurs CoWoS depinde în cele din urmă de calificarea tehnologică și a clienților, de randamentul de fabricație, de disponibilitatea substratului, de furnizarea HBM, de livrarea de putere, de răcire, de controlul deformării și de fiabilitatea pe termen lung, nu doar de dimensiunea pachetului.